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    高速電平耦合CN 下載本文

    PECL,LVDS,CML接口電平的討論

    摘要:隨著高速數據傳輸業務需求的增加,如何高質量的解決高速IC芯片間的互連變得越來越重要。低功耗及優異的噪聲性能是有待解決的主要問題。芯片間互連通常有三種接口:PECL (Positive Emitter-Coupled Logic)、LVDS (Low-Voltage Differential Signals)、CML (Current Mode Logic)。在設計高速數字系統時,人們常會遇到不同接口標準芯片間的互連,為解決這一問題,我們首先需要了解每一種接口標準的輸入輸出電路結構,由此可以知道如何進行直流偏置和終端匹配。本文介紹了高速通信系統中PECL、CML和LVDS之間相互連接的幾種方法,并給出了Maxim產品的應用范例。

    1 摘要

    隨著高速數據傳輸業務需求的增加,如何高質量的解決高速IC芯片間的互連變得越來越重要。低功耗及優異的噪聲性能是有待解決的主要問題。芯片間互連通常有三種接口:PECL (Positive Emitter-Coupled Logic)、LVDS (Low-Voltage Differential Signals)、CML (Current Mode Logic)。在設計高速數字系統時,人們常會遇到不同接口標準芯片間的互連,為解決這一問題,我們首先需要了解每一種接口標準的輸入輸出電路結構,由此可以知道如何進行直流偏置和終端匹配。本文介紹了高速通信系統中PECL、CML和LVDS之間相互連接的幾種方法,并給出了Maxim產品的應用范例。

    2 PECL接口

    PECL由ECL標準發展而來,在PECL電路中省去了負電源,較ECL電路更便于使用。PECL信號的擺幅相對ECL要小,這使得該邏輯更適合于高速數據的串行或并行連接。PECL標準最初由Motorola公司提出,經過很長一段時間才在業內推廣開。 2.1 PECL接口輸出結構

    PECL電路的輸出結構如圖1所示,包含一個差分對管和一對射隨器。輸出射隨器工作在正電源范圍內,其電流始終存在,這樣有利于提高開關速度。標準的輸出負載是接50電阻至VCC-2V的電平上,如圖1所示,在這種負載條件下,OUT 與OUT-的靜態電平典型值為VCC-1.3V,OUT 與OUT-輸出電流為14mA。PECL結構的輸出阻抗很低,典型值為4-5,這表明它有很強的驅動能力,但當負載與PECL的輸出端之間有一段傳輸線時,低阻抗造成的失配將導致信號時域波形的振鈴現象。

    圖1. PECL接口輸出結構

    2.2 PECL接口輸入結構

    PECL輸入結構如圖2所示,它是一個具有高輸入阻抗的差分對。該差分對共模輸入電壓需偏置到VCC-1.3V,這樣允許的輸入信號電平動態范圍最大。Maxim公司的PECL接口有兩種形式的輸入結構,一種是在芯片上已加有偏置電路,如MAX3885,另一種則需要外加直流偏置,如MAX3867、MAX3675。

    圖2. PECL接口輸入結構

    表I中給出了Maxim公司PECL接口輸入輸出的具體電氣指標。 表I. PECL輸入和輸出規格

    Parameter

    Output High Voltage

    Conditions VCC - 1.025 TA = -40°C

    Min Type Max Units

    VCC - 1.025 VCC - 1.085

    VCC - 0.88 V VCC - 0.88 V VCC - 1.62 V VCC - 1.55 V VCC - 0.88 V VCC - 1.48 V

    Output Low Voltage

    TA = 0°C to 85°C VCC - 1.81 TA = -40°C

    VCC - 1.83 VCC - 1.16 VCC - 1.81

    Input High Voltage Input Low Voltage

    在 5.0V和 3.3V供電系統中,PECL接口均適用, 3.3V供電系統中的PECL常被稱作低壓PECL,簡寫為LVPECL。

    在使用PECL電路時要注意加電源去耦電路,以免受噪聲的干擾,另外,輸出采用交流還是直流耦合對負載網絡的形式將會提出不同的要求。

    3 CML接口

    CML是所有高速數據接口形式中最簡單的一種,它的輸入與輸出是匹配好的,從而減少了外圍器件,也更適合于在高的頻段工作。它所提供的信號擺幅較小,從而功耗更低。此外,50背向終端匹配減小了背向反射,從而降低了高頻失真。 3.1 CML接口輸出結構

    CML接口的輸出電路形式是一個差分對管,該差分對的集電極電阻為50,如圖3所示,輸出信號的高低電平切換是靠共發射極差分對管的開關控制的,差分對的發射極與地之間的恒流源典型值為16mA,假定CML輸出負載為一50上拉電阻,則單端CML輸出信號的擺幅為VCC至VCC-0.4V。在這種情況下,差分輸出信號擺幅為800mV,共模電壓為VCC-0.2V。若CML輸出采用交流耦合至50負載,這時的直流阻抗由集電極電阻決定,為50

    ,CML輸出共模電壓變為VCC-0.4V,差分信號擺幅仍為800mVP-P。

    在交流和直流耦合情況下輸出波形如圖4所示。

    圖3. CML接口輸入結構

    圖4. 直流耦合與交流耦合情況下,CML輸出波形

    3.2 CML接口輸入結構

    CML輸入結構有幾個重要特點,這也使它在高速數據傳輸中成為常用的方式,如圖5所示,Maxim公司





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